Company Profile


 DOI: 10.1002/(201402008) 

Article type: Communication 

Interface Engineering for High-Performance Top-Gated MoSField Effect Transistors 

Xuming Zou, Jingli Wang, Chung-Hua Chiu, Yun Wu, Xiangheng Xiao, Changzhong Jiang, Wen-Wei Wu, Liqiang Mai, Tangsheng Chen, Jinchai Li, Johnny C. Ho* and Lei Liao* 

[*] Prof. L. Liao, Dr. X. M. Zou, Dr. J. L. Wang, Prof. X. H. Xiao, Prof. C. Z. Jiang, Prof. J. C. Li 

Department of Physics and Key Laboratory of Artificial Micro- and Nano-structures of Ministry of Education, Wuhan University, Wuhan 430072, China 

E-mail: liaolei@whu.edu.cn 

Dr. C. -H. Chiu, Prof. W. -W. Wu 

Department of Materials Science and Engineering, National Chiao Tung University, Hsin-chu, 30010, Taiwan 

[*] Prof. J. C. Ho 

Department of Physics and Materials Science, City University of Hong Kong, Tat Chee Avenue, Kowloon, Hong Kong SAR, China 

E-mail: johnnyho@cityu.edu.hk 

Prof. L. Q. Mai 

WUT-Harvard Joint Nano Key Laboratory, School of Materials Science and Engineering, Wuhan University of Technology, Wuhan, China 

Dr. Y. Wu, Prof. T. S. Chen 

Science and Technology on Monolithic Integrated Circuits and Modules Laboratory, Nanjing Electronic Device Institute, Nanjing, China 

KEYWORDS: MoS2; top-gated; transistors; interface engineering; two-dimensional materials 

In recent years, due to the intriguing electrical and optical characteristics, two dimensional (2-D) layered transition metal dichalcogenides such as molybdenum disulfide (MoS2) have attracted tremendous research attention.1-7 Similar to their well-known cousin, graphene, MoSexhibits many excellent properties including the superior mechanical flexibility, impressive thermal stability, absence of dangling bonds and compatibility to silicon CMOS processes1,8-10. More importantly, in a distinct contrast to the bandgap issue of graphene11, MoSis semiconducting with a satisfied thickness-dependent bandgap of 1.2 to 1.8 eV7,12, which can enable lots of fascinating device applications in field-effect transistors (FETs) with the extraordinary on/off current ratio (>108)1,13,14, nonvolatile memory devices15-17, ultrasensitive photodetectors18-20, integrated circuits and logic operation21,22, etc. All these 2 


have elucidated the promising nature of MoSbeing the ideal alternative channel material for thin-film transistors (TFTs) for the continued device scaling beyond Moore’s Law4,8,23,24

However, until now, majority of the efforts have been focused on the integration of MoSdevices in the back- or dual-gated geometry due to the difficulty of compact and conformal top-gated dielectric deposition directly onto the 2-D channel for the realization of high-performance top-gated FETs25. In order to integration in TFT circuit for practical application, top-gated MoSFETs with high-dielectric is necessary. First, back- or dual-gated FET is not compatible with integrated circuit technology as it cannot individually tune each device like a top-gate. Second, to decrease the operation voltage and permit further device scaling, it is expected that the gate dielectric layers in future devices will be much thinner and have higher values of dielectric constant k. Moreover, top-gated configurations are essential to suppress coulomb scattering in MoSchannels for the low-power device operation with the enhanced gate coupling, carrier mobility and saturated current1,26,27. Although uniform films of high-dielectric in the thickness of sub-10 nm have been well-established in atomic layer deposition (ALD) and fully reported in the literature28-30, conformal deposition of dielectrics on MoSremains challenging since there is not sufficient dangling bond or nucleation site on the 2-D channel for the initiation of uniform dielectric deposition. It is observed that the island type growth of dielectrics (e.g. HfO2) results in these non-uniform films on MoSin which the lack of observable covalent bonding at the dielectric/channel interface would induce a substantial leakage owing to the high activation energy for the dissociative reaction between HfOand MoS225. There are few reports regarding aggressive scaling of dielectric thicknesses for MoSFETs, probably due to the difficulty in achieving pinhole-free, thin dielectrics over a large area. In this regard, interface or dielectric engineering is an important step towards the practical implementation of MoSdevices with the optimized performance. 3 


In general, there are limited studies performed to improve the coverage of high-quality ALD dielectrics on MoSchannels. For example, surface functionalization of MoSchannels with oxygen plasma or ultraviolet ozone is recently demonstrated to promote the reactivity of MoSwith ALD precursors, but the energetic oxygen species may inevitably damage the 2-D channels inducing defects to deteriorate their corresponding electrical properties31-33. In this work, we explore the case of interface engineering further by utilizing an ultrathin metal oxide (MgO, Al2Oand Y2O3) buffer layer inserted between the ALD-HfOand MoSchannel in order to achieve conformal HfO2/MoSinterfaces with the minimal interface defect density down to (2.3 ± 0.8) × 1012 cm-2eV-1. Exploiting these enhanced gate stack dielectrics, we attain the highest saturation current (526 μA/μm) of any MoStransistor reported to date, which is comparable to the same scaled state-of-the-art Si MOSFETs. At the same time, these devices also exhibit the impressive room-temperature mobility (63.7 cm2/V·s), on/off current ratio (> 108) and near-ideal sub-threshold slope (SS = 65 mV/decade). Notably, the versatility of this interface engineering technique is further illustrated with the construction of high-performance MoSintegrated circuits such as inverters with a large voltage gain of 16, making them attractive for the incorporation into digital components. Demonstration of all these suggests that the performance of few-layer MoSFETs can reach near intrinsic limits at room temperature along with the proper interface engineering and propose future directions to improve electrical characteristics in layered semiconductors. 

Few-layer MoSare exfoliated from commercially available crystals of molybdenite utilizing the scotch-tape technique34,35 and transferred onto p+-Si wafers covered with a 300 nm thick SiO2. Here, 3-5 layers MoSare employed to obtain high current and mobility, meanwhile, avoiding degradation in on/off ratio or sub-threshold slope (SS)36. Prior to the HfOgrowth by ALD, an ultrathin metal buffer layer with the nominal thickness of 1 nm is deposited on the MoSsurface by thermal evaporation. Then the devices are placed in a drying oven for several hours to be naturally oxidized, which is confirmed by the spectra 4 


analysis of X-ray photoelectron spectroscopy (Figure S1). After the buffer layer process, the samples are taken out and transferred into the ALD chamber for the deposition of HfO2. The structural schematic is shown in Figure 1a. Figure 1b-e give Atomic Force Microscopy (AFM) images of the MoSsurface after 20 ALD cycles using precursors of tetrakis(dimethylamino)hafnium and water at 95°C. It is noted that a relatively low deposition temperature of 95°C is employed here to minimize the coalescence of buffer layer which would degrade the subsequent device performance. As predicted, the HfOlayer directly deposited on the bare MoSexhibits the formation of pinhole-like defects and the resulted film is not continuous and compact (Figure 1b). This phenomenon has been understood in the way as there are no out-of-plane covalent functional groups for the initiation of the ALD reaction. The HfO2/MgO/MoSstack also presents large amount of pinholes, which can be attributed to numerous gaps existing among large MgO particles such that conformal HfOdeposition is hardly achieved (Figure 1c). In contrast, very few pinholes are observed for the HfO2/Al2O3/MoSand HfO2/Y2O3/MoSstacks, indicating the importance of proper buffer layer materials (Figure 1d-e). Specifically, since Y has the highest melting point among all the buffer materials here, Y is believed to behave less sensitive to the coalescence at the ALD process temperature; therefore, the HfOlayer deposited with the Y2Obuffer layer gives the least amount of pinholes and results a conformal ultrathin film suitable for the gate dielectric. Importantly, as depicted in Figure 1f, there is no obvious change in Raman spectra among all structures, indicating that the HfO2/Y2O3/MoSstack fabricated in the present interface engineering approach does not introduce any noticeable lattice damage or bond-disorder into MoSchannels. 

FETs based on few-layer MoSare then fabricated with the architecture illustrated in Figure 2a lower inset. After MoSflakes are mechanically exfoliated and transferred on the substrates, electrical contacts of Cr/Au (5/50 nm) are patterned on top of MoSchannels by thermal evaporation. After forming the contact electrodes, a 28 nm thick HfOfilm is 5 


deposited onto the MoS2, pre-deposited with the appropriate buffer layer, as the top-gated dielectrics by ALD. The top-gated electrode (50 nm thick Au) is subsequently completed. Scanning electron microscopic (SEM) image of a representative device is shown in Figure 2a upper inset. In order to investigate the fundamental device performance, the MoSFETs are fabricated with the complete gate to source or drain overlapping in order to minimize the parasitic resistance37. The cross-sectional high-resolution transmission electron microscopic (HRTEM) image of HfO2/Y2O3/MoSstack is presented in Figure 2b, which exhibits a uniform and compact interface between MoSand HfOwithout any significant gap and defects. Also, there is not any obvious Y2O3/HfOboundary observed, which is possibly due to the solid solution formation induced by the atomic inter-diffusion at the Y2O3/HfOinterface. Further measurement of the hard breakdown characteristic is performed to evaluate the electrical reliability of the device (Figure 2c). As compared with the MoS2/HfOstack, HfOdeposited with metal oxide buffer layers exhibit a substantial improvement in breakdown field (EG). In specific, with the MgO, Al2Oor Y2Obuffer layer, the Evalue increases from 0.2 MV/cm (MoS2/HfOstack) to 4.8 MV/cm (MoS2/Y2O3/HfOstack). This observation can be attributed to the difference in the trap-assisted current through defects in the HfOlayer.38 It simply means that with the help of Y2Obuffer layer, MoS2/Y2O3/HfOstack is the most compact with minimal defect density. 

In order to extract the dielectric constant for HfOdeposited at such low temperature (95°C) and investigate the corresponding device performance, capacitors are fabricated by depositing 28 nm thick HfOon p+-Si substrates with and without metal oxide buffer layers, respectively, with the illustration as shown in Figure 2d inset. Based on the capacitance versus voltage (CV) curves of HfOwithout the buffer layer (Figure 2d), a high dielectric constant of 19 can be extracted, indicating the extremely optimized ALD condition. The reduction of capacitance deposited with Y2Oand Al2Obuffer layers can be associated with the series connection of capacitors. However, the MgO buffer layer based HfOyields the largest 6 


capacitance, even larger than the one of pristine HfO2. A possible reason is that the coalesced MgO particles increase the upper and lower surface area of HfOwhich would affect the resulting capacitance. (Figure S2). Additionally, although the nominal Y thickness is 1 nm, the real Y thickness may be 2-4 nm and the corresponding Y2Othickness may be 3-7 nm (Figure S3). 

Next, the fabricated top-gated MoSFETs are electrically characterized at room temperature. In this study, a total of 90 devices are constructed to shed light on the electrical properties with different metal oxide buffer layers (MgO, Al2Oor Y2O3) statistically. All devices are measured at a fixed condition including temperature, humidity and Vgs sweep rate in order to minimize the disturbance of uncertainty random circumstance factors. Figure 3a-c show typical transfer characteristics of top-gated MoSFETs which represent the highest field-effect mobility (μFE) among each type of devices. The hysteresis characteristic is shown in Figure S4. All fabricated devices exhibit clearly n-type conduction and transistor behavior, being consistent with the previous reports. Importantly, the transfer characteristics demonstrate the ability to modulate the resistance of the MoSchannel by changing the top-gated voltage, yielding an on/off current ratio exceeding 108. In detail, μFE is estimated using the equation: 

(1) c i m h FE ds g L WCV m=

in the linear operation regime. Here g= dIds/dVgs is the transconductance and Lch = 3 μm is the device channel length. Cis the unit-area capacitance of the top gate which is given in Figure 2d. Using the approximate capacitance values and measured device parameters, a high mobility value (63.7 cm2/V·s) based on the Y2Obuffer layer is obtained. Although the back-gate measurement of our devices gives much higher mobility values of 500 to 1000 cm2/V·s, these values may be greatly overestimated due to the capacitive coupling between the top- and back-gates39,40. At the same time, Figure 3d-f depict the output characteristics recorded from 7 


the same devices, illustrating that Ids increases linearly with Vds at low Vds and saturates at high Vds. The linear regime can be attributed to the good ohmic contacts between the Cr/Au electrodes and the MoS2. The pinch-off and Ids saturation suggest that the carrier transport is completely controlled by the top-gated bias. The corresponding gate leakage curves are shown in Figure S5. Notably, the device with Y2Obuffer layer shows more advantages in the current saturation due to the higher drain voltage which is limited by the breakdown voltage; this result together with good stability under negative bias stress (Figure S6), indicating that MoS2/Y2O3/HfOstack is more suitable for TFT applications. 

Moreover, in view of the performance variance associating with the non-uniformity of MoSthickness as well as the device fabrication, a statistical study of the key parameter of devices is necessary in order to gain a comprehensive understanding of the electrical properties. Figure 4a-c show the distributions of μFE with different buffer layers. All the values are extracted at 1 drain bias and 3 μm channel length. A total of 30 devices are studied for each type of devices. The average and standard deviation of the calculated mobility are 15.9 ± 7.2, 37.4 ± 11.4 and 47.7 ± 11.9 cm2/V·s for the devices using MgO, Al2Oor Y2Obuffer layers, respectively. The difference in mobility can be connected to the interface properties between MoSand HfOdielectric layer. In this case, interface trap density (Dit) is employed to evaluate the interface quality using the equation1, 41,42

(2) i ( 1) ln10 i t C q SS D q KT×=-

Here, q is the electron charge and T (300 K) is the measurement temperature. Calculating the density of interface traps, one obtains the lowest value of (2.3 ± 0.8) × 1012 cm-2eV-1 for the MoS2/Y2O3/HfOstack (Figure 4d). This value is similar to the one reported for the optimized Al/HfO2/SiO2/Si capacitors43,44, which indicates an excellent interface quality between MoSand HfOemploying our interface engineering of the Y2Obuffer layer. This is probably due to the good wetting between Y and MoS245, which lead to a uniform, compact and pinhole-8 


free MoS2/Y2O3/HfOstack. In addition, as metal thin film is known to possess a lower melting point than the bulk material, which is expected to form island easily on MoSsurface, in this case, as compared to Mg and Al, Y has the advantage in much higher melting point such that leading to a fully conformal film in this study. 

However, the thick dielectric leads to a poor gate control over the driving current, resulting in poor SS value (over 100 mV/dec), high operating voltage and high threshold voltage. Here, utilizing the above interface engineering of MoS2/Y2O3/HfOstack, HfOdielectric thickness is further reduced down to 9 nm which has an enhanced gate capacitance of 780 nF/cm2. As compared with the 28 nm thick HfOlayer, a higher breakdown field of 7 MV/cm is achieved here and this can be simply explained with the series capacitor model. Meanwhile, there is not any obvious change in the leakage current, indicating the high quality of HfOdielectric layer (Figure S7). Our integrated circuit, a fully integrated inverter, is composed of two n-type transistors realized on the same few-layer MoS2, as depicted in Figure 5a-b. The channel length is 3 μm and 400 nm, respectively. In order to obtain higher output current and transconductance, complete overlapping gate to source or drain and long contact length of 2 μm (length of source/drain) are employed to minimize parasitic and contact resistance46,47. Utilizing this configuration, the smallest contact resistance is measured to be 0.33 ± 0.04 Ω·cm at Vgs-V= 3 V, where Vrepresents the threshold voltage (Figure S8), Due to the higher gate control, all devices show a dramatic improvement in SS (65 mv/dec for Lch = 3μm and 74 mV/dec for Lch = 400 nm) which is close to the theoretical limit (Figure 5c-d). Meanwhile, as Lch is reduced to 400 nm, more improvements in electrical properties are acquired, including high saturation current of 526 μA/μm and large gof 94 μS/μm at Vds = 1V (Figure 5e). To the best of our knowledge, these are the highest values reported for any MoSFETs so far. 

Another important parameter, saturation velocity (Vsat) which is closely related to the maximum drain current achievable, is also discussed here. In general, the saturation velocity 9 


is determined by the charge carrier transit time (τ) across the channel length. It can be calculated by this equation48

(3) s g = ch ch sat at g L L V C t=

Here, gsat is the max transconductance as the device is operated in saturation regime. Based on this equation, the calculated Vsat value is about 2.1×10cm/s, similar to the carrier saturation velocity reported in previous studies49. This value, together with high on/off ratio (>108), enable it with the great potency for high-speed thin film transistors with the low power consumption. 

We then further proceed by demonstrating that our few-layer MoSintegrated circuits can operate as the most basic logic gate, a logic inverter, which can output a voltage representing the opposite logic level to its input. The quality of a logic inverter is often evaluated through its ability in the voltage gain, which is defined as gain = -dVout/dVin where Vout is output voltage and Vin is input voltage. During the test process, input voltage Vin is applied to the local gate of the switch transistor while the supply voltage VDD = 3 V is applied to the drain electrode. In the circuit shown in Figure 5b, a large voltage gain close of 16 is achieved (Figure 5f), indicating the attractiveness of this device for the integration of logic gate arrays. 

In summary, this letter provides the experimental evidence of the effects of optimized interface engineering in MoStransistors. Utilizing the MoS2/Y2O3/HfOstack, the fabricated device exhibits high electron mobility of 63.7 cm2/V·s and large on/off current ratio exceeding 108. By further scaling down the HfOdielectric to 9 nm, a near-ideal sub-threshold slope (65 mV/dec) is achieved, indicating the excellent interface quality and scalability. As the channel length is reduced to 400 nm, the device shows the highest saturation current of 526 μA/μm, which is the best value reported for any MoSdevices to date. In addition, we also construct and demonstrate the performance of a basic logic device, 10 


an inverter, achieving a large voltage gain of 16. Although the saturation current and mobility measured with the MoS2/ Y2O3/HfOstack already exceeds most competing semiconductor materials for large-area TFTs by orders of magnitude, the values can be further improved by more appropriate dielectric choices. The interface engineering allows the integration of top-gated MoStransistors with impressive performance, and thus opens the roadmap for practical applications in MoSTFT integrated circuits. 

Experimental Section 

ALD growth of HfO2ALD of HfOon the contacted MoSflake is performed at 95°C using KE-MICRO TALD-200A system. The TDMAH precursor source is heated to 90°C while the H2O source is kept at room temperature. The carrier and purge gas is high purity Ar with a flow rate of 33 sccm. The pulse time for TDMAH and H2O are 0.04 and 0.022 s, respectively. The post TDMAH pulse purge is with Ar for 120 s and the post H2O purge with Ar for 100 s. The results in a growth rate of 1.4 Åcycle. 

Device fabrication and measurements. Few-layer MoSflakes are mechanically exfoliated from bulk MoScrystals and transferred to the pre-cleaned highly doped p-type silicon substrates with a thermally grown 300 nm thick SiOlayer. Then the substrates are spin-coated with MMA and PMMA, and the EBL (JEOL 6510 with NPGS) is employed to define the source and drain pattern. The Cr/Au (5 nm/50 nm) electrodes are deposited by metal evaporation and lift-off processes. After HfOdeposition, top-gated electrodes (Au/50 nm) are completed by the second lithographic patterning and metallization process. Thickness of HfOis ensured by Bruker Multimode 8 AFM and ellipsometer. Electrical characterizations are carried out with the Lake Shore TTPX Probe Station and Agilent 4155C Semiconductor Parameter Analyzer. Capacitance-voltage characteristics are measured with Agilent B1500A. 

Supporting Information 

Supporting Information is available from the Wiley Online Library or from the author. 11 



We acknowledges the 973 grant of MOST (Nos. 2013CBA01604 and 2011CB932700), MOE (20120141110054), NSFC grant (Nos. 11104207, 61222402, and 61376085), the grant (SYSJJ2013-05) of State Key Laboratory of Silicate Materials for Architectures in Wuhan University of Technology, Fundamental Research Funds for the Central Universities (No. 2014202020201), as well as the General Research Fund of the Research Grants Council of Hong Kong SAR, China, under Project Nos. CityU 101210 and CityU 101111. 

Received: ((will be filled in by the editorial staff)) Revised: ((will be filled in by the editorial staff)) Published online: ((will be filled in by the editorial staff)) 


[1] B. Radisavljevic, A. Radenovic, J. Brivio, V. Giacometti and A. Kis, Nat. Nanotechnol.20116, 147. 

[2] W. Zhu, T. Low, Y.-H. Lee, H. Wang, D. B. Farmer, J. Kong, F. Xia and P. Avouris, Nat. Commun.20145, 3087. 

[3] S. Chuang, C. Battaglia, A. Azcatl, S. McDonnell, J. S. Kang, X. Yin, M. Tosun, R. Kapadia, H. Fang, R. M. Wallace and A. Javey, Nano Lett.201414, 1337. 

[4] S. Kim, A. Konar, W.-S. Hwang, J. H. Lee, J. Lee, J. Yang, C. Jung, H. Kim, J.-B. Yoo, J.-Y. Choi, Y. W. Jin, S. Y. Lee, D. Jena, W. Choi and K. Kim, Nat. Commun.20123, 1011. 

[5] H. Liu, M. Si, S. Najmaei, A. T. Neal, Y. Du, P. M. Ajayan, J. Lou and P. D. Ye, Nano Lett.201313, 2640. 

[6] Q. H. Wang, K. Kalantar-Zadeh, A. Kis, J. N. Coleman and M. S. Strano, Nat. Nanotechnol.20127, 699. 

[7] K. F. Mak, C. Lee, J. Hone, J. Shan and T. F. Heinz, Phys. Rev. Lett.2010105, 136805. 

[8] Y. Yoon, K. Ganapathi and S. Salahuddin, Nano Lett.201111, 3768. 

[9] S. Bertolazzi, J. Brivio and A. Kis, ACS Nano20115, 9703. 12 


[10] H.-Y. Chang, S. Yang, J. Lee, L. Tao, W.-S. Hwang, D. Jena, N. Lu and D. Akinwande, ACS Nano20137, 5446. 

[11] M. Y. Han, B. Oezyilmaz, Y. Zhang and P. Kim, Phys. Rev. Lett.200798, 206805. 

[12] A. Kuc, N. Zibouche and T. Heine, Phys. Rev. B201183, 245213. 

[13] H. Liu and P. D. Ye, IEEE Electron Device Lett.201233, 546. 

[14] H. Liu, A. T. Neal and P. D. Ye, ACS Nano20126, 8563. 

[15] H. S. Lee, S.-W. Min, M. K. Park, Y. T. Lee, P. J. Jeon, J. H. Kim, S. Ryu and S. Im, Small20128, 3111. 

[16] S. Bertolazzi, D. Krasnozhon and A. Kis, ACS Nano20137, 3246. 

[17] Z. Yin, Z. Zeng, J. Liu, Q. He, P. Chen and H. Zhang, Small20139, 727. 

[18] O. Lopez-Sanchez, D. Lembke, M. Kayci, A. Radenovic and A. Kis, Nat. Nanotechnol.20138, 497. 

[19] Z. Yin, H. Li, H. Li, L. Jiang, Y. Shi, Y. Sun, G. Lu, Q. Zhang, X. Chen and H. Zhang, ACS Nano20126, 74. 

[20] H. S. Lee, S. W. Min, Y. G. Chang, M. K. Park, T. Nam, H. Kim, J. H. Kim, S. Ryu and S. Im, Nano Lett.201212, 3695. 

[21] B. Radisavljevic, M. B. Whitwick and A. Kis, ACS Nano20115, 9934. 

[22] H. Wang, L. Yu, Y.-H. Lee, Y. Shi, A. Hsu, M. L. Chin, L.-J. Li, M. Dubey, J. Kong and T. Palacios, Nano Lett.201212, 4674. 

[23] L. Liu, S. B. Kumar, Y. Ouyang and J. Guo, IEEE Trans. Electron Devices201158, 3042. 

[24] J. Pu, Y. Yomogida, K. K. Liu, L. J. Li, Y. Iwasa and T. Takenobu, Nano Lett.201212, 4013. 

[25] S. McDonnell, B. Brennan, A. Azcatl, N. Lu, H. Dong, C. Buie, J. Kim, C. L. Hinkle, M. J. Kim and R. M. Wallace, ACS Nano20137, 10354. 

[26] D. Jena and A. Konar, Phys. Rev. Lett.200798, 136805. 13 


[27] C. Jang, S. Adam, J. H. Chen, D. Williams, S. Das Sarma and M. S. Fuhrer, Phys. Rev. Lett.2008101, 146805. 

[28] H. Kim, P. C. McIntyre and K. C. Saraswat, Appl. Phys. Lett.200382, 106. 

[29] S. Kamiyama, T. Miura and Y. Nara, Appl. Phys. Lett.200587, 132904. 

[30] H. C. Lin, P. D. Ye and G. D. Wilk, Appl. Phys. Lett.200587, 182904. 

[31] J. Yang, S. Kim, W. Choi, S. H. Park, Y. Jung, M.-H. Cho and H. Kim, ACS Appl. Mater. Interfaces20135, 4739. 

[32] S. Jandhyala, G. Mordi, B. Lee, G. Lee, C. Floresca, P.-R. Cha, J. Ahn, R. M. Wallace, Y. J. Chabal, M. J. Kim, L. Colombo, K. Cho and J. Kim, ACS Nano20126, 2722. 

[33] A. Azcatl, S. McDonnell, K. Santosh, X. Peng, H. Dong, X. Qin, R. Addou, G. I. Mordi, N. Lu and J. Kim, Appl. Phys. Lett.2014104, 111601. 

[34] K. S. Novoselov, A. K. Geim, S. V. Morozov, D. Jiang, Y. Zhang, S. V. Dubonos, I. V. Grigorieva and A. A. Firsov, Science2004306, 666. 

[35] K. S. Novoselov, D. Jiang, F. Schedin, T. J. Booth, V. V. Khotkevich, S. V. Morozov and A. K. Geim, Proc. Natl. Acad. Sci.2005102, 10451. 

[36] J. Kang, W. Liu and K. Banerjee, Appl. Phys. Lett.2014104, 093106. 

[37] J. Bai, L. Liao, H. Zhou, R. Cheng, L. Liu, Y. Huang and X. Duan, Nano Lett.201111, 2555. 

[38] M. Houssa, L. Pantisano, L. A. Ragnarsson, R. Degraeve, T. Schram, G. Pourtois, S. De Gendt, G. Groeseneken and M. M. Heyns, Mater. Sci. Eng. R200651, 37. 

[39] M. S. Fuhrer and J. Hone, Nat. Nanotechnol.20138, 146. 

[40] B. Radisavljevic and A. Kis, Nat. Nanotechnol.20138, 147. 

[41] H. Yoshioka, J. Senzaki, A. Shimozato, Y. Tanaka and H. Okumura, Appl. Phys. Lett.2014104, 083516. 

[42] L. Zhang, J. Li, X. W. Zhang, X. Y. Jiang and Z. L. Zhang, Appl. Phys. Lett.200995, 072112. 14 


[43] K. Kukli, T. Pilvi, M. Ritala, T. Sajavaara, J. Lu and M. Leskela, Thin Solid Films2005491, 328. 

[44] K. Kukli, M. Ritala, T. Sajavaara, J. Keinonen and M. Leskela, Thin Solid Films2002416, 72. 

[45] Z. Wang, H. Xu, Z. Zhang, S. Wang, L. Ding, Q. Zeng, L. Yang, T. Pei, X. Liang, M. Gao and L.-M. Peng, Nano Lett.201010, 2024. 

[46] H. Liu, M. Si, Y. Deng, A. T. Neal, Y. Du, S. Najmaei, P. M. Ajayan, J. Lou and P. D. Ye, ACS Nano2014, 8, 1031. 

[47] A. D. Franklin and Z. Chen, Nat. Nanotechnol.20105, 858. 

[48] L. Liao, J. Bai, R. Cheng, Y.-C. Lin, S. Jiang, Y. Qu, Y. Huang and X. Duan, Nano Lett.201010, 3952. 

[49] G. Fiori, B. N. Szafranek, G. Iannaccone and D. Neumaier, Appl. Phys. Lett.2013103, 233509. 15 


Figures and Captions 

Figure 1. Schematic, surface morphology and structural properties of few-layer MoSwith the interface engineering. (a) Structural schematic of few-layer MoScovered with the metal oxide buffer layer and HfOfilm. (b-e) AFM images of MoSsurface after 20 ALD cycles of HfOdeposition with and without the metal oxide buffer layer. The dash line designates the boundary between MoSand underlying SiO2. Scale bar is 100 nm. Inset is the corresponding optical image of a few-layer MoSflake used for the HfOdeposition. Scale bar is 5 μm. (f) Raman spectra of a few-layer MoSflake before (black line) and after Y2Obuffer layer deposition (red line), followed by the HfOgrowth (blue line). 16 


Figure 2. Fabrication of few-layer top-gated MoSFETs and corresponding dielectric properties. (a) Illustrative schematic of the top-gated MoSFETs (lower inset) and SEM image of a representative device (upper inset). Scale bar is 5 μm. The complete gate to source or drain overlapping is used to minimize the parasitic resistance. (b) Cross-sectional HRTEM image of the interface between MoSand HfOdielectric. Scale bar is 5 nm. (c) The leakage current density (J) curves for top-gated devices with different gate structures. (d) CV curves of HfObased capacitors at 1MHz with different metal oxide buffer layers. Inset is the structural schematic of the capacitors. 17 


Figure 3. Electron transport in top-gated few-layer MoSFETs. (a-c) Transfer characteristics of the typical top-gated MoSFETs using different metal oxide buffer layers (MgO, Al2Oand Y2O3). (d-f) Output characteristics of the same devices. Drain voltage is applied carefully to avoid breakdown of the devices. The MoS2/Y2O3/HfOstack shows the excellent current saturation, which is extremely important for both digital and analog circuits. 18 


Figure 4. Statistical studies on electrical properties for top-gated few-layer MoSFETs. (a-c) Field-effect mobility distributions of top-gated MoSFETs deposited with different buffer layers. Average mobility values of 15.9 ± 7.2, 37.4 ± 11.4 and 47.7 ± 11.9 cm2/V·s for MgO, Al2Oand Y2Obuffer layers are acquired, respectively. (d) The average values of SS (blank line) and Dit (blue line) extracted from 30 devices for each type. 19 


Figure 5. Integrated circuits based on top-gated few-layer MoSFETs with the 9 nm thick HfOdielectric. (a) Structural schematic of the integrated MoSinverter together with electrical connections used to characterize the device. The inverter is composed of two transistors with different channel length, 400 nm and 3 μm. (b) SEM image of the device. Here, complete overlapping gate to source or drain and long contact length of 2 μm are employed to minimize the parasitic and contact resistance. Inset shows the optical image of a few-layer MoSused to fabricate the device. (c-d) Transfer characteristics of 400 nm and 3 μm MoStransistors. The SS value is improved to 65 mv/dec and 74 mv/dec respectively, indicating the excellent interface quality and scalability. (e) Output characteristics of the 400 nm MoStransistor with a record current density of 526 μA/μm achieved. (f) Voltage gain of the inverter. At VDD =3 V, the peak voltage gain of the inverter is about 16. Inset gives the schematic drawing of the equivalent electronic circuit. 20 


DOI: 10.1002/adma.( adma. 201402008) 

The table of contents entry 

This letter provides the experimental evidence of the effects of optimized interface engineering in MoStransistors. MoS2/Y2O3/HfOstack offers excellent interface control and enables interface engineering for aggressive device scaling. Results show that HfOlayer can be scaled down to 9 nm with high breakdown field of 7 MV/cm, yet achieving a near-ideal sub-threshold slope (65 mv/dec) and the highest saturation current (526 μA/μm) of any MoStransistor reported to date. The interface engineering allows the integration of top-gated MoStransistors with impressive performance, and thus opens the roadmap for practical applications in MoSTFT integrated circuits. 

Keyword: MoS2; top-gated; transistors; interface engineering; two-dimensional materials 

Xuming Zou, Jingli Wang, Chung-Hua Chiu, Yun Wu, Xiangheng Xiao, Changzhong Jiang, Wen-Wei Wu, Liqiang Mai, Tangsheng Chen, Jinchai Li, Johnny C. Ho* and Lei Liao* 

Interface Engineering for High-Performance Top-Gated MoSField Effect Transistors